インテル🄬 V シリーズ FPGA の EMIF デザイン & デバッグ・ガイドライン

説明

メモリー・インターフェイスの高速化に伴い、データバリッドウインドウの縮小や信号品質の悪化が課題です。

仕様要求を満たすための検証やデバッグに費やす時間が増加傾向にあるため、適切な手順でデバイスやボードの設計を行い、かつ、設計段階であらかじめデバッグするための手段を実装することが重要です。

本資料は “デザインフロー” と “デバッグフロー” を示し、適切な手順で設計を行うことにより不具合混入を防ぐことと、デバッグに必要な仕組みを実装することにより速やかに問題を解決することを目的とします。

対象デバイス：Stratix® V FPGAs, Arria® V FPGAs, Cyclone® V FPGAs
対象メモリー規格：DDR2, DDR3(L)

内容

• はじめに
• デザインフロー
• デバッグフロー
• Appendix
  • チェックリスト
  • パラメーターの確認方法
  • Example Design の作成方法
  • EMIF Toolkit の使用方法チェックリスト

デザイン＆デバッグ・ガイドライン（Rev.1.1）／V シリーズ向け：Stratix® V, Arria® V, Cyclone® V