技術コンテンツ

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• ⭐好評！デザイン & デバッグ ガイドラインシリーズ一覧
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• インテル® FPGA 開発キットに搭載されている Wurth 製品の紹介

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SoC

• インテル® Stratix® 10 FPGA／インテル® Agilex™ FPGA のブート方式と設定
• インテル® SoC FPGA ハードウェア・リファレンス・デザイン（GHRD）の入手＆生成方法
• インテル® SoC FPGA まとめページ
• SoC EDS と異なるバージョンのインテル® Quartus® Prime 開発ソフトウェアを使用するための環境設定
• SoC FPGA ベアメタル All-in-One アプリケーション・サンプル
• WIC 形式の SD カードイメージの扱い方

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Nios II

• Quartus® Prime Pro ver.19.2 と Standard ver.19.1 以降における Nios® II SBT for Eclipse 環境構築⽅法（WSL と Eclipse のインストール）
• Nios® II Boot の構成 と 各 Boot Option における設定について
• Nios® II の Run 実行時にエラーになる原因　"Downloading ELF process failed"
• Nios® II まとめページ
• Embedded Peripherals IP - Interval Timer Core サンプル
• Nios® II SBT for Eclipse のコンソールが文字化けする場合の対策

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プラットフォーム・デザイナー(旧Qsys)

• Platform Designer における Arbitration の設定方法と優先順位
• プラットフォーム・デザイナー(旧 Qsys)の未定義領域へのアクセスを防ぐ方法
• Verilog テストベンチでプラットフォーム・デザイナー（旧 Qsys）をシミュレーション 【テンプレート付属】
• System Console におけるダッシュボードの 作成手順とサンプル紹介
• プラットフォーム・デザイナー・プロ でインターフェイスだけのコンポーネントを作成する方法
• プラットフォーム・デザイナー(旧 Qsys) 操作テクニック

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デバイス

• Mailbox Client Intel® FPGA IP の概要と使い方
• インテル® Agilex™ FPGA デザイン・ガイドライン　補足資料
• インテル® Stratix® 10 デバイスのデザイン・ガイドライン補足資料
• インテル® MAX® 10 の ADC を使用したシミュレーション
• フィージビリティー・スタディー デザイン＆デバッグガイドライン
• ROM のデータを全イレースする方法

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コンフィグレーション/プログラミング

• Windows 10 に インテル® FPGA ダウンロード・ケーブル ドライバをインストールできないときの対処方法
• 3rd Party のプログラミング・ライターを使って 汎用 QSPI Flash をプログラミングするためのファイルフォーマット
• インテル® FPGA のアクティブ・シリアル・コンフィグレーションでトラブったときは

ツール

• Quartus® Prime - サポート OS 対応表
• 3rd Party のプログラミング・ライターを使って 汎用 QSPI Flash をプログラミングするためのファイルフォーマット Stratix® 10 /Agilex™ 用
• インテル® Quartus® Prime Lite v21.1 インストール手順（ECE 参加者向け）
• X2I マイグレーションガイドライン
• インテル® Quartus® Prime Lite v20.1 インストール手順
• インテル® HLS コンパイラーの GCC と Visual Studio の対応バージョン一覧

10件の記事をすべて表示

タイミング

• Cyclone🄬 10 LP：スピードグレード違いのデバイスのタイミング解析
• タイミングエラーの一般的な対処フロー
• タイミング制約例　Output 制約　～外部クロックでラッチ～
• タイミング制約例　Input 制約 ～同期クロックでラッチ～
• タイミング制約例　クロック制約　～PLL の制約～
• 特定のクロック・ドメインを優先して配線する方法

8件の記事をすべて表示

外部メモリ・インタフェース (EMIF)

• インテル🄬 Arria🄬 10 FPGA の EMIF デザイン & デバッグ・ガイドライン
• テストパターンをユーザー設定可能な Traffic Generator 2.0 について
• インテル🄬 V シリーズ FPGA の EMIF デザイン & デバッグ・ガイドライン
• EMIF IP の CL/CWL (CAS レイテンシー、CAS Write レイテンシー)の設定方法
• EMIF コア生成時にエラーとなる場合の対処方法まとめ
• インテル® Agilex® SoC HPS EMIF の使用についての注意事項

22件の記事をすべて表示

トランシーバー

• インテル ® FPGA E タイル・トランシーバー 紹介
• How to Use TTK
• インテル® FPGA と接続実績のある JESD204B デバイス ~Analog Devices 編~
• はじめてのトランシーバー
• トランシーバー構成 ・ 見積りのポイント ( インテル® Arria® V FPGA )

PCI Express

• PCI Express で Root Port を構成する場合、どんな Transaction を発行する？
• FPGA の PCI Express デザイン & デバッグ・ガイドライン

DSP

• 高速サンプリング FFT サンプルデザイン
• DSP デザインのタイミングエラー解析と対策例

Enpirion

• Power & Thermal 関連 デザイン & デバッグガイドライン

BOX PC / CPU モジュール / OpenVINO™ / アクセラレーター

• クラウド連携に最適！Azure Certified Device を使用したエッジクラウド間転送とその応用
• [貸出可] 今すぐ評価に使える産業用 PC / CPU モジュール
• OpenVINO™ ツールキット Open Model Zoo のパブリックモデルの 量子化 (INT8) を試してみた
• 商用CPU・FPGAボードとAIソフトウェア・開発環境をポートフォリオでご紹介[リニューアル]
• OpenVINO™ に付属しているデモまとめ (2020.3 ベース)
• IEI 体表温度検知ソリューション

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