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Macnica Sulfur Board

• Macnica Sulfur ~ Development Kit for Agilex™ 5 FPGA E-Series ~
• ブートローダー／Linux カーネルのビルド方法：for Mpression Sulfur Type-A Development Kit
• MIPI-to-HDMI サンプルデザイン for Mpression Sulfur Type-A Development Kit
• eMMC ブートイメージの書き込み方法：for Mpression Sulfur Type-A Development Kit
• Sulfur Board 使用上の注意
• LPDDR4 I/F サンプルデザイン for Mpression Sulfur Type-A Development Kit

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赤面ブログ

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• IBIS・FPGA・インテル® Quartus® Prime の三重奏～仕様はあなた次第～
• メモリ IP ～プリセットの保存と呼び出し～
• 受動部品・能動部品とは！それぞれの違いについて！
• 抵抗の種類とは！それぞれの特徴や用途について！
• Real time clock はなぜ 32.768 kHz なのか?

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SoC

• SoC FPGA エンベデッド・デベロップメント・スイート（SoC EDS）のインストール方法 ver.20.1
• SoC FPGA 向けデバッガー（Arm® DS / DS-5）の使い方
• Stratix® 10 FPGA／Agilex™ 7 FPGA のブート方式と設定
• SoC FPGA ハードウェア・リファレンス・デザイン（GHRD）の入手＆生成方法
• SoC EDS と異なるバージョンの Quartus® Prime 開発ソフトウェアを使用するための環境設定
• SoC FPGA ベアメタル All-in-One アプリケーション・サンプル

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Nios II / Nios V

• Nios® V デバッグ手法：Optimization Level の変更
• Nios® V デバッグ手法：RiscFree* IDE を使用した デバッグアタッチ
• Nios® V Boot の構成と各 Boot Option の設定について
• Nios® V Boot Option ~ Generic Serial Flash Interface ~
• Nios® V Boot Option ~ SDM Boot ~
• Quartus® Prime Pro ver.19.2 と Standard ver.19.1 以降における Nios® II SBT for Eclipse 環境構築⽅法（WSL と Eclipse のインストール）

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プラットフォーム・デザイナー(旧Qsys)

• Platform Designer における Arbitration の設定方法と優先順位
• プラットフォーム・デザイナー(旧 Qsys)の未定義領域へのアクセスを防ぐ方法
• FPGA システム・デバッグ・ツール "System Console" を使ってみよう
• Component Editor の使い方 ～ Avalon®-MM / ST 編 ～
• Verilog テストベンチでプラットフォーム・デザイナー（旧 Qsys）をシミュレーション 【テンプレート付属】
• System Console におけるダッシュボードの 作成手順とサンプル紹介

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デバイス

• Mailbox Client Intel® FPGA IP の概要と使い方
• ショート？オープン？
• 複数ある FPGA の電源～電源共有の注意点～
• インテル® FPGA の PLL
• マス男の FPGA 基板制作6 『カーブトレーサで FPGA 電流電圧特性を測定』
• マス男の FPGA 実践2 『 PLL を精度良く動作させるために（2）』

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コンフィグレーション/プログラミング

• Quartus® はじめてガイド - デバイス・プログラミングの方法
• アクティブ・シリアル・コンフィグレーション デザイン & デバッグ・ガイドライン／FPGA ガイドライン
• FPGA のアクティブ・シリアル・コンフィギュレーションでトラブったときは
• FPGA のコンフィグレーション時間短縮 ～番外編 2～
• データ圧縮で FPGA のコンフィグレーション時間短縮！
• FPGA のコンフィギュレーション・データを切り替える方法 HDL 編 [#1/3]

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ツール

• Quartus® Prime 開発ソフトウェア － サポート OS 対応表
• Power Analyzer Tool を使用したインテル® FPGA 消費電力見積もり
• 「ライセンス管理あんしんチケット」 のご紹介
• 3rd Party のプログラミング・ライターを使って 汎用 QSPI Flash をプログラミングするためのファイルフォーマット Stratix® 10 / Intel Agilex® 7 FPGA 用
• チェックアウト・ライセンスを取得する方法
• コンパニオン・ライセンスを取得する方法

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タイミング

• タイミングエラーの一般的な対処フロー
• Quartus® はじめてガイド - タイミング解析の方法
• Quartus TimeQuest タイミング・アナライザ ～タイミング制約の与え方～
• タイミング解析シリーズ6 『パフォーマンスを最適化する2 』
• タイミング解析シリーズ2 『SDCファイルってなに？』
• Quartus® はじめてガイド - タイミング制約の方法

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外部メモリ・インタフェース (EMIF)

• Agilex™ 7 FPGA & SoC EMIF IP コアの複数実装について
• EMIF コア生成時にエラーとなる場合の対処方法まとめ
• インテル® Arria® 10 FPGA の EMIF デザイン & デバッグ・ガイドライン
• EMIF レイアウト・ガイドライン／FPGA ガイドライン
• インテル® FPGA で DDR3 メモリ動作！（実践編）［2/2］
• EMIF デザイン & デバッグ・ガイドライン／FPGA ガイドライン

32件の記事をすべて表示

トランシーバー

• JESD204B 接続事例：ADI AD9083 と インテル® Stratix® 10 FPGA の接続
• トランシーバ　～PCI Express gen3 x8 とは？～
• インテル ® FPGA E タイル・トランシーバー 紹介
• How to Use TTK
• インテル® FPGA と接続実績のある JESD204B デバイス ~Analog Devices 編~
• はじめてのトランシーバー

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PCI Express

• Altera® FPGA で PCI Express（Avalon-MM 編）
• Altera® FPGA で PCI Express
• PCI Express ハード IP を使用した DMA 転送の実現
• PCI Express デザイン & デバッグ・ガイドライン／FPGA ガイドライン
• PCI Express で Root Port を構成する場合、どんな Transaction を発行する？
• FPGA の PCI Express デザイン & デバッグ・ガイドライン

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DSP

• 浮動小数点 FIR フィルターを生成できるツールの紹介
• NCO IP の設定について（周波数微調整方法）
• 高速サンプリング FFT サンプルデザイン
• DSP デザインのタイミングエラー解析と対策例
• FIR フィルタのゲイン調整

Enpirion

• レギュレータとFPGAのビミョーな関係
• 人生初の回路設計までの道のり(6)　～最終話：おまけ編～
• 超初心者向けのアナログ回路 Enpirion® 編 第3回 電源の精度って何？（前編）
• 超初心者向けのアナログ回路 Enpirion® 編 第2回 FPGA の消費電力は？
• 第2回 インテル社 FPGA の評価キットに採用されている特徴的な電源製品について
• 第12回 FPGA 電源設計プロセスのまとめ

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産業用PC/CPUモジュール

• 【試してみた】 vLLM を Tenstorrent (テンストレント) 社の デスクトップ ワークステーション (TT-LoudBox) で動かしてみた (Llama 3.3 70B / HF model 編)
• 【試してみた】 Llama 3.3 Swallow 70B を Tenstorrent (テンストレント) 社の AI アクセラレータカード Wormhole™ N300 で vLLM で 動かしてみた
• 【試してみた】 vLLM を Tenstorrent (テンストレント) 社の AI アクセラレータカード Wormhole™ N300 で動かしてみた (Qwen 2.5 72B / HF model 編)
• 【試してみた】 vLLM を Tenstorrent (テンストレント) 社の AI アクセラレータカード Wormhole™ N300 で動かしてみた (Llama 3.1 70B / HF model 編)
• Intel® 第 7 世代 Atom® x7000 プロセッサ (Amston Lake) を搭載した ADLINK社 SMARC LEC-ASL での Ubuntu 22.04 LTSの環境の構築
• Intel® 第 7 世代 Atom® x7000 プロセッサを搭載した ADLINK社 SMARC LEC-ASL での SEMA Utility の実装

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Fortanix

• 耐タンパ領域に独自アプリを追加実装可能、プラグインを使用した開発方法

FAQ

• MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか？
• Quartus® Prime Pro Edition ver.21.1 で IP を IP Catalog で Generate するとエラーになります。
• Intel® FPGA 16550 Compatible UART Core の自動フロー制御を行うためのレジスター設定を教えてください。
• 「Nios II SBT によるソフトウェア開発 セクション2」の資料を参考にスタック・オーバーライド・コマンドを設定してビルドすると、nios2-elf-g++: error: =: No such file or directory というエラーになります。
• ALTPLL IP の Zero Delay Buffer モードで生成したシングルエンドの出力クロック信号を、デバイスの PLL 出力専用ピン PLL_L_CLKOUTn （末尾 n ）にアサインするとコンパイル・エラーとなり、PLL_L_CLKOUTp （末尾 p ）にアサインするとエラーは解消されました。なぜですか？
• Intel Community Forum に日本語で投稿しましたが正しく認識してもらえません。何に気をつけたら良いでしょうか？

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